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Author:ATOS(寅さん)
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ball.gif 何時かの為の覚書(論理回路)
実験内容の基礎知識
論理回路とは
ディジタル表現を扱う回路
順序回路と組み合わせ回路の2つ
組み合わせ回路:現在の入力から出力が決定(例:スイッチがいくつ押されているか)
順序回路   :現在の入力と現在の回路の状態や前回の入力から出力が決定(例:スイッチが何回押されたか)
FF(フリップフロップ)とは…1ビットのメモリ 1ビットだけ覚えてくれる
JKFFはJKとクロックの入力とQと/Q(Qの反転)があり、
JとKを0にすると今の出力を保持、Jを1にするとQが1、Kを1にするとQが0になる
JとKを1にすると、今の出力を反転して出力する
代表的なJKFFのIC、74HC76はダウンエッジ型で、クロックが立ち下がる(H→L)時に入力を読む同期式FF
(74HC76のデータシート)
同期式とはクロックの立ち上がり(アップエッジ)または立下り(ダウンエッジ)で動作する
このほか入力されたらすぐ動作する非同期式FFと、同期入力端子がHになった時だけ動作する同期化FFがある
カウンタ…数えるもの
これを応用した制御を総称して計数制御という
アップカウンタ:0から1,2,3と数える
ダウンカウンタ:任意の数字から数え、3,2,1、0となる
カウンタとしての動作は、Q1~Q4の出力を2進数としてみたら0~15まで数えてるように見えることである
エンコーダ:10進→2進(符号化)
デコーダ :2進→10進(複合化)

実験方法
JKFFはJK両方に1を入力し、クロックを入力すると、現在の出力が反転する
これを利用すればクロックの1/2のクロックを作ることができる
*74HC76のPRとCLR端子について
この二つの端子は、アクティブローで、0にすると動くため、通常はVCCに接続する
PRをローにすると、どんな状態でも強制的に1になる
CLRをローにすると、どんな状態でも強制的に0になる
因みに両方ローにすると、Qも/QもHになる
(7408のデータシート)
(7404のデータシート)

課題
16進ダウンカウンタ
16進アップカウンタと同じ
出力は/Q
10進非同期カウンタ
1010が出力された時に0になる組み合わせ論理回路の出力をすべてのFFのCLRにつなぐ
詳細は電子計算機の教科書
10進同期カウンタ
9の時に、すべてのJKが0になる組み合わせ論理回路を作る
詳細は電子計算機の教科書
エンコーダデコーダ
がんがれ
各種FFについて
FFは非同期(同期化含む)のラッチと同期式の(同期化含む)フリップフロップがある
SRラッチ
もっとも簡単な非同期FF
詳細は電子計算機の教科書
SRフリップフロップ
SRラッチにCLKをつけたもので、同期化FF
どうしてクロックが必要かは電子計算機の教科書参照
Dラッチ
CLKに1が入力されてる間動作する同期化FF
CLKが0になると、CLKが0になった瞬間の入力を、次にCLKがHになるまで保持してくれる
Dフリップフロップ
CLKが立下り又は立ち上がる瞬間だけ入力を読む同期式FF
立下り/立ち上がり時の状況を保持してくれる
Dラッチと比べ、デコーダで直接使えるので使いやすい
Tフリップフロップ
CLKが立ち下がる/立ち上がるとQが反転するFF
JKFFのJとKをつないだ状態と同じ
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D科 | 2011/10/24(月) 01:56 | Trackback:(0) | Comments:(0)


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